台廠卡位核心供應鏈

AI與先進封裝成本高昂，促使測試全面「前移」。探針卡從耗材晉升良率守門員；台灣測試供應鏈正挾在地與技術優勢，進一步擴大市占版圖。

文●吳旻蓁


▲擺脫傳統耗材定位，探針卡躍升為先進封裝的良率防線。ＡＩ繪圖
在ＡＩ與高效能運算（ＨＰＣ）需求推動下，高階晶片的量產良率與成本控制，已成為半導體產業的重要競爭關鍵。隨著CoWoS等2.5D/3D異質整合封裝快速導入，一顆運算模組內往往整合多顆ＧＰＵ裸晶、高頻寬記憶體（ＨＢＭ），以及中介層、重布線層等高成本封裝結構。若任一晶粒在完成封裝後才發現瑕疵，不僅可能導致整個高價值模組報廢，也會白白消耗稀缺的先進封裝產能。

封裝成本高驅動測試前移

因此，半導體廠愈來愈重視「已知良好裸晶」（ＫＧＤ），要求晶片在進入高成本封裝前，就先完成更完整的功能與可靠度篩選。測試流程也因此從過去封裝後或後段測試，逐步前移至晶圓階段，甚至要求在接近實際系統環境的條件下進行測試，形成所謂的「測試前移」。

在這股趨勢下，探針卡（Probe Card）作為測試機台與晶圓之間的實體介面，角色也從傳統耗材升級為高階晶片良率管理的重要製程組件。特別是ＡＩ與ＨＰＣ晶片的Pin數、功耗與傳輸速度同步攀升，使探針卡必須同時克服微縮、大電流、散熱與高速訊號等多重挑戰。

首先是接點數與間距。高階GPU、AIASIC等邏輯晶片的探針卡，單張已可達數萬個接點；而在HBM/DRAM等需要高度平行測試的應用中，整張探針卡總Pin數甚至可突破十萬。另一方面，在CoWoS等2.5D先進封裝中，Microbump Pitch已進入約四○至五○微米級距，更先進的3D堆疊與混合鍵合甚至朝十微米以下發展。隨著Pitch持續微縮，傳統依靠機械加工與組裝的探針結構，在排列密度、平坦度與製造公差上面臨更大挑戰，也帶動MEMS微製程、高密度薄膜配線與先進Space Transformer（空間轉換器）快速發展。

除了尺寸縮小，ＡＩ晶片高功耗也大幅提高測試難度。部分高階晶片整體供電需求已進入數百安培級，晶圓測試時必須透過大量Power與Ground探針共同承載電流。若接觸電阻、載流能力或散熱設計不足，就可能形成局部熱點，造成接觸不穩甚至探針損傷。同時，晶圓、探針與測試基板之間的熱膨脹係數不同，高低溫與高功耗測試所產生的熱變形，可能帶來微米級位置偏移，因此材料匹配、控溫、平坦度與位置補償，也成為高階探針卡的重要技術門檻。